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Un Tera Byte

¡Si nuestros abuelos hubieran tenido los componentes de hoy en día se lo habrían pasado en grande!

CPU 80486 de mapa de direcciones de 1 Tera Byte

En el número 5 de la revista S100-Journal de 1987 se publicaba un articulo con el título “32 bits expansion to the S100 Bus”. En él se describen dos posibilidades, modificar el protocolo del estándar IEEE696 o situar una caché entre el bus y el procesador de 32 bits.

Cromemco optó por dejar el estándar tal cual y por ello opto por la segunda posibilidad, la memoria caché en sus placas procesadoras de 32 bits con el 68020. De hecho, diez años antes, en 1977, Gordon Bell ya tomó esa decisión en el VAX-11. A todas luces, tenia más sentido virtualizar la memoria que tener un mapa muy extenso y económicamente difícil de completar. Pero, ¿qué habría ocurrido si se hubiera optado por la primera opción?

Teniendo en cuenta que la mayor parte de seguidores de bus S100 lo son a su vez de Intel no seria extraño pensar en una multiplexación del bus ya que de hecho así ocurría en sus circuitos integrados 8086, que por poder trabajar con chips de 40 pines solapaban los buses de direcciones y datos en los mismos terminales.

Multiplexando todos los terminales del direcciones y datos del bus S100 se podía tener un mapa de 2^40 direcciones físicas, 1.099.511.627.776 bytes (1 tera byte)

En el proyecto de la imagen del articulo se presenta un posible lay-out de una CPU Intel 80486 con direccionamiento de 1 Tera Byte tal como se establecería en las predicciones. El proyecto está reeditado en KiCAD de la Versión 6.

Pero el 80486 ya funcionaba con el principio de la captura caché a nivel interno. La industria ya iba en ese sentido y Intel abandonó la multiplexación. Pese a que se vería extraño que el procesador en placa abordara una doble filosofía, sin embargo la arquitectura con 3 CPLD dedicadas a distintas secciones de la CPU demostraría un “way of life” a lo americano que podía haber tenido aceptación en su momento, el sistema habría podido funcionar.

¡Todo un reto!