Portada
A Microelectrònic JB estem reescrivint un controlador de DRAM amb FPGA. Una màquina d’estats escrita en Verilog controla els senyals més crític de la memòria dinàmica.
Els accessos combinats amb les lectures i escriptures de memòria interfereixen en el refresc dels condensadors de memòria de les dades. Cal que ambdós cicles màquina es reparteixin el temps d’accés de forma intel·ligent.
La prioritat del refresc és vital. Si per sobrecàrrega el controlador ignora cicles de refresc, les dades de la matriu de 32 bits es corrompen literalment per evaporació d’electrons.