microelectronicjb.com

Posta en Marxa

Després de una lectura detallada de la pàgina del 80386 Monitor (que serveix de base per a la placa 80486-FS), queda clar que el “procés de creació” de John Monahan és, en realitat, una transició de la simplicitat del Mode Real (16 bits) a la potència del Mode Protegit (32 bits).

Aquí fem un resum conceptual i un primer full de ruta tècnic per a la posta en marxa de la 80486 Full Size amb la MSDOS Support Board V2.

Resum de la “Filosofia Monahan” per al 486

El monitor que volem carregar és complex: arrenca com un 8086 clàssic (Mode Real) però està dissenyat per saltar al Mode Protegit per gestionar els 4GB de RAM del bus OTT de 32 bits, objectiu base per al posterior estudi de la DRAM sobre SIMM de 72 contactes. La clau és que tot el programari resideix a l’EPROM de la placa Support, però s’executa amb la CPU 80486-FS en una altra zona del bus. El monitor utilitza taules de descriptors (GDT) per definir què és memòria lenta (S-100) i què és memòria ràpida (OTT), així també definit en la CPLD de la 80486 Full Size.

Full de ruta: Passos per posar en marxa la 80486 Full Size

1. Preparació del Codi Font (80386.A86)

S’utilitza el 80386.A86 de la secció de software.

• Objectiu: Modificar les adreces base si es vols que el monitor visqui a una adreça diferent de F0000H.
• Atenció: El codi de Monahan està ple de directives [BITS 16] i [BITS 32]. S’ha de respectar aquesta alternança, ja que el 80486 arrenca en 16 bits però el menú de BIOS voldré que faci proves en 32 bits.

2. Configuració de la Placa MSDOS Support Board V2 (EPROM/UART)

Aquesta placa és la terminal i la memòria de programa d’engegar BIOS com un Chip Set.

• Straps d’Adreça: Configurar la EPROM per respondre a F0000H - FFFFFH.
• UART (16550): El codi font defineix els ports I/O (normalment 00H o 10H segons el jumper de la placa de suport). Si no coincideixen, el monitor a Visual Studio “parlarà” al buit.
• Binaris: Grava el monitor compilat a les dues EPROM’s (si es servir el mode de 16 bits de la placa de suport per a l’arrencada).

3. Configuració de la CPU 80486 Full Size (Master Alone)

Com que estarà sola (sense altres mestres), s’ha d’assegurar el següent:

• Strap K3: Determina si la CPU busca el codi a la seva pròpia placa o al bus S-100 (la placa Support). Cal posar-lo per buscar al bus S-100.
• Bus OTT (32 bits): Si es disposa d’una placa de RAM-OTT connectada pel cable superior, els jumpers de la 80486-FS han de reflectir aquest “Memory Map” que el codi font espera (normalment a partir de la memòria alta o el primer MB segons el monitor).
• Ready/Wait States: Inicialment, caldrà posar el màxim de wait states als jumpers per assegurar que la CPU no “corre més” que la placa de suport.

4. Desenvolupament del Monitor a Visual Studio (Pas a Pas)

Per documentar, l’estructura del codi hauria de ser:

1. Reset Vector: El codi ha de tenir un salt a FFFF:0000 cap a la rutina d’inicialització.
2. Init Serial: Rutina mínima per configurar l’UART de la placa Support (Baud rate, paritat).
3. Sign-on Message: Enviar una cadena “80486 S100 Master Ready”.
4. Menú de Comandes:
   • M: Dump de memòria (útil per veure si es veu la RAM del bus OTT).
   • I/O: Proves de ports.
   • P: Salt a Mode Protegit (aquí és on s’haurà de carregar la GDT que esmenta la lectura).

5. Verificació de la GDT (Global Descriptor Table)

Segons la lectura, per a la 486 farà falta configurar al codi:

• GDT[1]: Code Segment (Base 0, Limit 4GB, 32-bit).
• GDT[2]: Data Segment (Base 0, Limit 4GB, 32-bit).

Això permetrà, des del menú, escriure a qualsevol adreça de la placa de RAM-OTT de 32 bits sense les limitacions dels 64K del Mode Real.

Configuració: Aquí es documenta la relació entre el jumper de selecció de ROM de la CPU i l’adreça base de la placa de suport.

TTL hand made és una tècnica de disseny digital que per antiga te la qualitat de la experiència de lo ben fet. El perquè defenc aquesta tecnologia tant arcaica però encertada és la proposta d’aquesta entrada.

Sobre protocols de test

Aquest és el punt més important en defensa del plantejament. Quan s’adquireix un component fiable al darrera hi ha tota una cadena de comprovacions. Obviarà dir perquè els productes no filtrats per la cadena interna a la producció passaran un altre gran filtre.

Conegudes les limitacions del component electrònic ens toca cobrir els nostres dissenys amb noves cadenes de comprovació perquè es mantingui la fiabilitat. Afinar els enllaços entre components no és un art sense exigències perquè cada unitat d’enginyeria està per complir amb objectius. Una cadena de components mal alineada és així el causant de ruptures funcionals quan no són destructives.

És molt bonic afegir a l’exigència de la qualitat del component electrònic la flexibilitat de que el component sigui programable com la navalla suïssa, però no hem d’oblidar que afegeix noves necessitats en la cadena de comprovació i això es fa difícil perquè ens dispara els costos.

Cost dels materials

Hi ha diversos aspectes per calibrar un bon cost econòmic del projecte, sobre tot per la cadena de subministrament.

A nivell local, el component electrònic TTL encara és un bon aliat en el disseny digital perquè compleixen amb la cadena de comprovació de origen amb un alt grau de qualitat a un preu baix. En aquest mateix sentit, l’absència de flexibilitats evita més errors, i és així perquè no tenim més remei que acceptar les seves limitacions. Per contra partida, el component TTL ens ocupa molt d’espai a la placa, deixant-nos a la cuneta de la tecnologia.

Però, si sou seguidors d’aquesta web, sabreu que les comunitats del computador dels anys 70 és precisament el seguiment d’un sistema de plaques electròniques amb una extensió de 10 per 5 polsades amb la possibilitat de fer versions de 10 per 10 si us heu quedat curs al definir l’objectiu. Recordar que sempre es podrà repartir les tasques, doncs el sistema admet múltiples plaques en el bus S100.

El cost a passar pistes en sistemes digitals es torna exponencial al augmentar el nombre de terminals per component. Per evitar-ho molts aficionats estiren de les PCB multicapa, però el preu de l’augment de dues capes a quatre no és del doble sinó del quadruple, de sis capes a dotze vegades i així exponencialment. Potser, en el sector ferroviari de passatgers es poden pagar les costes de les PCB degut al rendiment que tindrà un tren, però a nivell domèstic és prohibitiu.

És per això que les plaques del bus S100 eren d’aquesta dimensió.

La compatibilitat Electromagnètica

De res serveix tanta economia si al cap i a la fi falla perquè anem tant alts de sensibilitat que qualsevol pertorbació ens perjudica. Cal no oblidar el perquè es propaguen els senyals que passen pels cables. Una pista passant pel costat d’una altra a llarga distància és un condensador i per això se’ns colen els senyals entre les pistes.

Com les cordes d’un violí, les plaques del bus S100 perfectament col·locades a distàncies mil·limètricament iguals ressonen als camps magnètics provocats per les plaques veïnes, perquè no pot ser d’una altra manera. L’estàndard IEEE696 es cura en salut quan només un mestre i un esclau són actius al bus en cada moment.

Avisats per endavant imagineu que els diferents mestres de bus siguin actius en circumstàncies del cicle de bus coincidents, doncs per manca d’aïllament electromagnetic una arquitectura multi mestra no te més remei que fer vibrar les cordes veïnes.

És per això que cal mesurar com irradiem els senyals digitals.

La visió sistèmica

Tots els enfocaments plantejats fins ara són parcials, però tampoc, de res serveixen si no ens situem a la distància adequada per comprendre el conjunt.

Quan es tracta de LED tot és molt fàcil, doncs segur que es produeixen pertorbacions però ningú les veurà. Però a les plaques de bus S100 els hi afegim funcions sense guardar distàncies que després afecten a d’altres plaques del sistema.

És molt comú veure fugides endavant amb els TTL de tipus F. Perquè és una família molt més ràpida que la TTL clàssica i perquè molts dissenys no funcionen per manca d’estudi dels temps de transit. Les cadenes de senyal han de transitar amb distàncies mesurades perquè sense harmonia els senyals es trepitgen entre ells.

IEEE696 ja dona prou marge per allargar la via d’arribada, doncs no cal l’estrès d’inserir a la cadena integrats d’un altre model temporal de transistors, que són més cars i això també és un mal disseny. Endemés del perquè tenim els wait-states.

Si es vol coses més sofisticades es pot entrar al mon del microcontrolador, doncs els MCU són equilibrats des del punt de vista de la protecció per màquina harvard. No permeten la fluència de la cadena de codi dintre de la memòria de dades, causa de moltes fallides.

Els processadors de 400MHz viuen dintre de les estructures integrades i són estables perquè la seva pulsió està ajustada a la dimensió en la que es troba. Es fa difícil que es produeix cap pertorbació fora del xip.

És per tot això que la raó sistèmica és important en el disseny.

El Què, Qui, Com, On

De fet, ni el Què, Qui, Com, On és tant senzill com el pinten.

Si es vol abordar tot el problema en la seva complexitat primer hem de entendre la diferència entre la física i la lògica.

La lògica ens obliga al Què, Quants i Quan, doncs les tres són barems de la logística i sense elles ens fem “polissons” de les cadenes de subministrament. De què serveix definir un component electrònic que no et subministraran?

La física ens obliga al Qui, On i Com, doncs les tres són barems d’eines de construcció i sense elles ens fem “maldestres” de les cadenes de verificació pròpies. De què serveix definir un component electrònic que no podràs muntar?

És a dir, no en són 4 les preguntes al projecte, en són 6, tres de la lògica i tres de la física.

Sí, clar, es per això que és complicat!

Les comunitats humanes

Si ja era difícil lidiar amb totes aquestes premises imagineu seure a taula tots el membres d’una comunitat i plantejar un camí que permeti superar les dificultats. Ho dic també perquè S100computers ja en són més de 1500 membres.

Els líders de les comunitats no poden fer més que escoltar el que els seus seguidors volen, perquè si surten de camí són defenestrats.

També perquè les idees inicials es van veient abandonades i els seus membres fundacionals acaben per claudicar si no abandonar la comunitat per incoherència.

Les modes i les cadenes de subministrament tampoc són alienes al la mirada enrere, per això desfavoreixen productes a l’obsolescència forçada.

És per això que productes que per a la Industria són bons, són descatalogats en els recels dels cercles de la tecnologia del lleure.

Difícil, però no impossible

Només hi ha una manera de dir-ho:

Paciència i Sort!

No és només un problema de on posar la coma decimal, endemés es tracta de facilitar la evolució de les màquines computadores. Un Bus Fraccionat és un Bus amb diversos camps de resolució inferior a la resolució final. És la forma natural de fer créixer sistemes compostos i evita els Paradigmes. Un bon exemple és la IP de l’adreçament TCP/IP. Un adreçament com en un bus fraccionat de 32 bis en 4 camps de 8.

Expliquem el problema:

La pregunta que ens formulem és si calia llençar al calaix del vintage tota aquella tecnologia de màquines de còmput que, en el passat, van ser de moltíssima utilitat. Quan un sistema queda obsolet, per canvi tecnològic, en direm que s’ha canviat de Paradigma. Aquí, el sentit de Paradigma és que aquella tecnologia ja no pot anar més lluny, ha de fer fraccions a les resolucions més altes per a poder prolongar la vida de la tecnologia. Posem exemples de context:

dels 8 i 16 bits

El paradigma dels 4 bits seria les calculadores. Fer calculadores de resolució de 8 bits amb fraccions de 4 bits seria com fer calculadores puzzle. De fet molts rellotges digitals eren fets d’aquesta manera.

Abordar la tecnologia electrònica directament a 8 bits és fer computadors, és a dir, calculadores automatitzades, o còmput.

Al mon domestic, la computació no podia entrar d’un altra manera que amb els 16 bits. I de fet és fan màquines de bus fraccionat des de la Unitat de Procés amb el Program Counter dopat, és a dir doblat 8+8 bits. Però les màquines domèstiques entren pel simbolisme numèric (BASIC) i els videojocs, espais totalment simulats a partir de nombres.

Bus fraccionat de 24 bits

Les unitats processadores de 16 bits també varen venir dopades, tot i que el Program Counter podia ser de 16 bits, ambiciosament doblaven amb la idea de processar 32 bits, tot i que el bus d’Adreces va quedar, la majoria de vegades, a 20 o 24 bits. Per part dels teòrics es va adoptar aquest format ja que la tecnologia de fons continuava sent de 8 bits per part de circuit integrats de les families TTL encara en tecnologia “True Hole”.

L’equilibri dels 32 bits

Els matemàtics ja ens havien acostumat a que els processadors que sortien al mercat incorporaven calculadores ALU doblades. Certament, els processadors de 32 bits porten Unitats de Procés internes de 64 bits. Però això no va ser així a les unitats de gran consum i domèstiques en el bus d’Adreces. Per què? Ja no calia dopar les funcionalitats en quantitat de memòria per agradar. Potser només és que les unitats de 32 bits sense fraccionar ja eren prou interessants per al gran public.

Estacions de treball

Entre els 32 i 64 bits apareix novament el concepte de Paradigma. Feia falta créixer. Maquines precioses, sistemes operatius totalment operatius, maquines estimades pels seus usuaris, van haver de ser abandonades per què el futur era els 64 bits. Per molts, un paradigma forçat. I a fi de comptes no s’ha guanyat res, continuem amb els mateixos ratolins i les mateixes finestres. El cas de les Finestres és encara més flagrant, l’11 és el mateix Windows 2000 amb canvis estètics. Calia? Però, als dissenyadors res no els aturat.

Estacions de treball de 64 bits

A nivell domèstic l’engany és flagrant, fins i tot a nivell de telefonia mòbil s’incorporen processadors de 64 bits quan l’entorn és Andròic que podrien ser perfectament de 32 bits. Quan els processadors ja tenien unitats Aritmètiques i Lògiques de 64 bits en les estacions de 32 bits, hom pot suposar que ampliar el bus d’adreces podria ser interessant, però no feia cap falta obsoletitzar les BIOS per ser substituïdes pels sistemes EFI de 18 Exa Bytes.

Cal evitar els paradigmes

La pregunta és, quan l’hi arribarà el torn als 64 bits per passar als 128 bits? Quins enganyosos motius es poden dibuixar, si encara, tot i ser als 64 bits, no hem anat més enllà d’allò que es pot fer en els 32 bits, sense ni tant sols fer l’esforç de fraccionar el bus per evitar la Obsolescència Programada.

Una carta peculiar

Imagineu per un moment que som al 1880, en plena època victoriana i se us acut de enviar una carta amb la següent adreça i destinatari:

A Toro Sentado (Sitting Bull)
Cap dels Lakota Hunkpapa
Campament a la vora del riu Missouri
Territori de Dakota del Nord
Grans Planes, Amèrica del Nord

Per conducte de:
Comerciant o agent indígena de Fort Yates
Territori de Dakota

De cara a millorar la programació de FPGA amb els nostres col·laboradors es presenta tot seguit una taula amb les Paraules clau Verilog (IEEE-1364-2001), que és la versió compatible amb Quartus II 9.0. Així mateix s’ha afegit una breu descripció de cadascuna, agrupades per categories lògiques. També fem un repas a la estructura del fitxer .V

📘 Taula de paraules reservades de Verilog-2001 (Quartus II v9.0)

🧭 Notes útils per Quartus II v9.0

• No s’ha d‘utilitzar paraules clau com a noms de senyal, ni mòdul o ni com a variables.
• Verilog no distingeix entre majúscules i minúscules per les paraules clau, però sí per als noms de senyal.
• Quartus II v9.0 suporta fins a l’estàndard IEEE-1364-2001. Per tant, no s’admenten les paraules clau noves de SystemVerilog, com ara logic, ni always_comb, ni unique case.

A continuació es presenta un guió de composició d’un fitxer Verilog i un exemple complet que es pot compilar directament a Quartus II v9.0.
Explica també què significa cada part.

🧩 Estructura recomanada d’un fitxer Verilog (.v)

Un fitxer Verilog per Quartus II hauria de manera que segueixi aquesta seqüència lògica:

📄 Exemple de fitxer .v 100% Quartus II v9.0

Aquest exemple és un multiplexor 4 a 1 de 8 bits amb Output Enable, doncs es volia fer una prova lleugera amb vectors .vwf i compilable directament.

// ==================================================
// File: mux_4_to_1_8_bit.v
// Author: [El teu nom o equip]
// Date: 31/10/2025
// Description: 
//  4-to-1 Multiplexer (8-bit wide) with Output 
//  Enable (push-pull version).
//  Compatible with Quartus II v9.0 
//  (Verilog-2001 standard).
// ==================================================

// -------------------------------------------------
// 1) Directiva de temps
//    No és obligatòria per síntesi, 
//    però útil per simulació 
//    (.vwf o ModelSim)
// -------------------------------------------------
`timescale 1ns / 1ps

// -------------------------------------------------
// 2) Declaració del mòdul
//    - El nom del mòdul ha de coincidir amb 
//      el nom del projecte o del top-level
// -------------------------------------------------
module mux_4_to_1_8_bit (
    input  wire [7:0] d0,    // Input 0
    input  wire [7:0] d1,    // Input 1
    input  wire [7:0] d2,    // Input 2
    input  wire [7:0] d3,    // Input 3
    input  wire [1:0] sel,   // Selector (2 bits)
    input  wire       en,    // Output Enable
    output reg  [7:0] y      // Output (8-bit)
);

// -------------------------------------------------
// 3) Lògica combinacional
// -------------------------------------------------
always @(*) begin
    if (en == 1'b1) begin
        case (sel)
            2'b00: y = d0;
            2'b01: y = d1;
            2'b10: y = d2;
            2'b11: y = d3;
            default: y = 8'b00000000;
        endcase
    end else begin
        y = 8'b00000000; // Output disabled
    end
end

// -------------------------------------------------
// 4) Fi del mòdul
// -------------------------------------------------
endmodule

// =================================================
// End of File
// =================================================

✅ Bones pràctiques per Quartus II v9.0

És important tenir en compte les bones pràctiques a la confecció del fitxer .v degut a que el processament de text no és una funció intel·ligent.

1. Nom del mòdul = Top-Level Entity
   • El nom a l’interval module ... endmodule ha de coincidir amb el “Top-Level Entity” també definit al projecte. (Per canviar caldrà fer-ho a Assignments → Settings → General → Top-Level Entity).
2. Evita tri-states interns (Z)
   • Quartus II no permet els amplificadors de sortida de tres estats dins de la FPGA, en conseqüència només als pins físics.
3. No utilitzar sintaxi SystemVerilog
   • No utilitzar logic, always_comb, typedef, etc.
     Només la sintaxi Verilog-2001 (wire, reg, always @(*), etc.).
4. Acabar sempre amb endmodule
   • Perquè si falta, Quartus donarà error de “unexpected end of file”.
5. Comentaris
   • Els comentaris com // text o blocs /* ... */ són totalment acceptats i no afecten a la compilació.
6. Un sol mòdul per fitxer (recomanat)
   • Evita tenir diversos module dins el mateix .v a menys que sigui intencionat.

🧠 Bonus: plantilla buida per començar un fitxer nou

// =========================================
// File: [Nom del fitxer].v
// Author: [Autor]
// Date: [Data]
// Description: [Breu descripció del mòdul]
// =========================================

`timescale 1ns / 1ps

module [Nom_del_mòdul] (
    input  wire ...,   // Descripció
    output wire ...
);

// -- Declaracions internes --

// -- Lògica del mòdul --

endmodule